Wafer- und CoWoS-gesteuert, Huang Renxun: TSMC-Kapazität soll sich im nächsten Jahrzehnt verdoppeln

Kürzlich erklärte Jensen Huang, CEO von NVIDIA, dass sich das Unternehmen derzeit voll und ganz auf die Produktion von Grace Blackwell konzentriert und gleichzeitig Vera Rubin in Massenproduktion herstellt.Vera Rubin besteht aus sechs verschiedenen Chips, von denen jeder die fortschrittlichste Technologie der Welt repräsentiert.

Angesichts der Nachfrage nach Angeboten für diese hochmodernen KI-Chips betonte Huang, dass TSMC in diesem Jahr außergewöhnlich hart arbeiten müsse, da NVIDIA erhebliche Wafer- und CoWoS-Kapazitäten benötige.

Huang wies weiter darauf hin, dass die Kapazität von TSMC im nächsten Jahrzehnt wahrscheinlich 100 % überschreiten wird.Die Produktion wird auf Werke in den Vereinigten Staaten, Europa, Japan und Taiwan verteilt.

Dank künstlicher Intelligenz und High-Performance-Computing-Chips (HPC) sind fortschrittliche Prozessknoten und fortschrittliche Verpackungstechnologien Mangelware.

Der neueste fortschrittliche Prozess von TSMC – 2 nm (N2) – hat im vierten Quartal 2025 mit der Massenproduktion begonnen. Unter Verwendung der Gate-All-Around (GAA)-Transistorarchitektur der ersten Generation bietet er eine Leistungssteigerung von 10–15 % bei gleichem Stromverbrauch im Vergleich zum 3 nm/3 nm Enhanced (N3E) der vorherigen Generation.Umgekehrt wird bei gleicher Leistung eine Reduzierung des Stromverbrauchs um 25 bis 30 % erreicht und gleichzeitig die Transistordichte um etwa 20 % erhöht.

Die Fab 20 von TSMC in Baoshan und die Fab 22 in Kaohsiung, Taiwan, dienen als erste Produktionsstandorte für den 2-nm-Prozess.Die Kapazitäten beider Anlagen für 2026 sind ausgebucht.TSMC plant außerdem den Bau einer neuen 2-nm-Fabrik im Hsinchu Science Park und die Einführung von 2-nm- und A16-Prozesstechnologien in seiner dritten Fabrik in Arizona, USA, wobei die Massenproduktion voraussichtlich im Jahr 2028 beginnen wird.

Darüber hinaus beabsichtigt TSMC, in der zweiten Hälfte des Jahres 2026 mit der Massenproduktion seiner 2-nm-Leistungsvariante (N2P) zu beginnen. Das Unternehmen wird außerdem die Forschung und Entwicklung für seinen 1,4-nm-Prozess der nächsten Generation vorantreiben, wobei Risikoproduktionsversuche im Jahr 2027 und eine schrittweise Massenproduktion ab 2028 angestrebt werden.

Bei der fortschrittlichen Verpackung stellt die CoWoS-Technologie den zentralen Wettbewerbsvorteil von TSMC dar.Globale KI-Chiphersteller verlassen sich stark auf die CoWoS-Kapazität, wobei die Technologie derzeit in großem Umfang in KI-Trainings- und Inferenzchips von Unternehmen wie NVIDIA, AMD, Google und Amazon eingesetzt wird, um groß angelegte Modelltrainings- und Hochleistungsrechneranforderungen zu unterstützen.

Angesichts des anhaltenden Kapazitätsmangels bei CoWoS geht die Branche davon aus, dass TSMC die bestehenden 8-Zoll-Fabriken in Taiwan schrittweise in fortschrittliche Verpackungsanlagen umwandeln wird.Gleichzeitig wird die Erweiterung der CoWoS-Kapazität für die derzeit im Bau befindlichen modernen Verpackungsanlagen vorrangiges Ziel sein.Neben dem bereits in Betrieb befindlichen AP5B im Central Taiwan Science Park und AP6 in Zhunan bereiten Einrichtungen wie AP8 im Southern Taiwan Science Park und AP7 in Chiayi die Erweiterung der CoWoS-Kapazität vor, um die Marktnachfrage weiter zu decken.